基于FPGA的系统通过合成两条视频流来提供3D视频 (基于fpga的系统控制系统)

{本文由家电维修技术小编收集整理资料}**，目前已经深入消费应用的各个方面，在汽车、机器人和工业领域日益普遍。其在非消费应用中的增长主要源于HDMI标准以及更快、更高效的DSP和FPGA的出现。本文将概要讨论利用模拟或HDMI*机实现立体视觉（3D*）的各种要求。文章将描述一个基于FPGA的*，它将两个*流结合成一个3D*流，通过HDMI1.4发射器进行传输，同时还要介绍一个基于DSP的*，与通常需从两台*机接收数据相比，该*可以节省DMA带宽。另外，本文还将描述一种方法，该方法可以实现一种并排格式，可供3D*机或要求3D*的*使用。概述立体视觉要求使用两台*机，二者相距大约5.5厘米，这是人类双眼之间的典型间距，如图1所示。

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图1支架上的两台*机（已针对立体视觉对齐）图2所示高级功能框图使用了采用相同*标准的两台同步*机、两个**和一个FPGA。为了确保完全一致的帧速率，*机必须行锁定到共同的参考时序。如果没有同步，不使用外部存储器，就不可能将输出组合起来并存储为完整的*帧。

图2高级功能框图图3显示两个行锁定*流被合并成一个立体图像。图4显示，如果不将整个*帧保存在外部存储器中，则异步*流无法合并。

图3合并两个同步*流

图4如果不使用外部存储器，则无法合并异步*流然后，两台同步*机的输出由**（如ADVD,ADV或ADV用于模拟*机）进行数字化处；也可由HDMIreceivers（如ADV或ADV用于数字*机）进行数字化处理。**和HDMI*都采用内部锁相环(PLL)在其输出总线上产生时钟和像素数据。这意味着，在数字化模拟*，或者接收HDMI流时，将为两台*机产生两个*的时钟域。另外，两个*流可能存在对齐误差。这些时序差异和对齐误差必须在后端器件（如FPGA）中进行补偿，先将数据带至共同的时钟域，然后再将两个*图像结合成单个立体*帧。然后，通过一个支持3D的HDMI1.4HDMI*（如ADV或ADV—也可以将其提供给DSP（如ADSP-BFBlackfin®处理器）—以便进一步处理。时钟架构**有两种完全不同的时钟源，具体取决于其是否锁定。当*PLL被锁定至输入同步信号时——水平同步（**）或TMDS时钟(HDMI)——结果会产生一个锁定至输入*源的时钟。当*失锁时，或者当PLL处于强制*运行模式时，*PLL不会锁定至输入同步信号，结果会产生一个锁定至晶振时钟的时钟输出。另外，时钟可能不会在复位后输出，因为LLC时钟驱动器在复位后设置为高阻抗模式。因此，如果*有两个或多个始于**或HDMI*的*路径，即使将同一晶振时钟提供给两个**或HDMI*，仍会有两个不同频率、不同相位的不同时钟域，因为每个器件都会基于自己的PLL产生自己的时钟。带锁定**的同步*典型的立体*使用两个*源，其中，每个**都会锁定至输入*信号，并会基于输入水平同步或TMDS时钟产生自己的时钟。当两台*机同步——或行锁定至同一参考时序时——分帧线将始终对齐。由于两个*的**会收到相同的水平同步信号，因此，像素时钟将拥有相同的像素时钟频率。这样，就可以将两条数据路径带入同一个时钟域，如图5所示。

图5同步至同一参考源的两台*机。两个**都会收到同一同步信号，因此，它们也会锁定异步**不幸的是，其中一个**可能因*源信号质量欠佳而失锁，如图6所示；或者，*机因*链路断开而失去同步性，如图7所示。这会在两条数据路径中导致不同的频率，结果又会导致进入后端中的数据量不对称。

图6带未锁定**的行锁定*机

图7带锁定**的未锁定*机*失锁可以通过使用一个中断（SD**为SD_UNLOCK，分量**为CP_UNLOCK，或HDMI*中的TMDSPLL_LCK寄存器）来检测，该中断会在一定延迟后介入。**集成了不稳定水平同步平滑机制，因此，*失锁的检测可能需要两三行。该延迟可通过控制FPGA中的失锁来减少。时钟三态模式在设计FPGA时钟资源时，必须知道，默认情况下，许多**和HDMI产品在复位后将时钟和数据线路置为三态模式。因此，LLC像素时钟不适用于同步复位。两条*流中的数据对齐误差为了简化*并减少合并两幅图像所需存储器，到达FPGA的数据应进行同步，以使来自第一台*机的第M行第N个像素与来自第二台*机的第M行第N个像素同时收到。在FPGA输入端，这可能很难实现，因为两条*路径可能具有不同的延迟：行锁定*机可能输出存在对齐误差的行，不同的连接长度可能加大对齐误差，而**则可能带来可变启动延迟。受这些延迟影响，采用行锁定*机的*会有一些存在对齐误差的像素。行锁定*机对齐误差即使是行锁定*机也可能输出存在对齐误差的*行。图8显示来自两台*机的CVBS输出端的垂直同步信号。一台*机（同步主机）为第二台*机（同步从机）提供行锁定信号。ns的对齐误差是清楚可见的。图9展示的是这些*机输出端的**传输的数据。可以看到个像素的位移。

图8行锁定**机之间的ns*对齐误差

图9数字域中未补偿的个像素的*对齐误差不同的连接长度所有电气连接都会带来传播延迟，因此，要确保两条*路径具有相同的轨道和电缆长度。**/HDMI*延迟所有**都会带来可能因启用的功能而异的延迟。另外，有些*器件含有可能增加随机启动延迟的因素——如深色FIFO。采用**的典型立体*的随机启动延迟大约为5个像素时钟。含有HDMI发射器和*的*（如图所示）的随机启动延迟可能为个像素时钟左右。

图流水线延迟测量设置对齐误差补偿图所示*中，一个**对来自各*机的模拟信号进行数字化处理。各*路径的数据和时钟是*的。两条*路径都连接至FIFO，后者对输入数据进行缓冲，以补偿数据对齐误差。在输出数据时，FIFO使用来自其中一个*的共用时钟。在锁定*中，两条数据路径应具有完全相同的时钟频率，以确保在*机行锁定且**锁定的情况下，不会出现FIFO溢出或下溢现象。通过启用或禁用FIFO输出，控制模块可以维持FIFO电平以尽量减少像素对齐误差。如果采取了正确的补偿措施，则FPGA模块的输出应为与第一个像素对齐的两条数据路径。然后该数据提供给FPGA后端，以生成3D格式。

图使用数字FIFO来重新对齐*图像对齐误差测量两个数字化数据流之间的对齐误差可以在*FIFO输出端进行测量，其方法是使用一个单一时钟计数器，该计数器在输入信号之一的垂直同步(VS)脉冲上复位。图所示两个*流（vs_a_in和vs_b_in）的对齐误差为4个像素。计数器使用列表1中所示方法测量对齐误差。计数从VS1的上升沿开始，并在VS2的上升沿终止。如果一个帧的总像素长度是已知的，则可以通过从帧长中减去计数值，从而算出负偏斜（VS2位于VS1之前）。该负值应在偏斜超过像素帧长的一半时计算。结果应用来重新对齐FIFO中存储的数据。

图对齐误差测量列表1简单对齐误差测量(Verilog®).modulemisalign_measurement(inputwirereset,inputwireclk_in,inputwirevs_a_in,inputwirevs_b_in,outputreg[:0]misalign,outputregready);reg[:0]cnt;regcnt_en,cnt_reset;regvs_a_in_r,vs_b_in_r;assignvs_a_rising=vs_a_in>vs_a_in_r;assignvs_b_rising=vs_b_in>vs_b_in_r;always@(posedgeclk_in)beginvs_a_in_r<=vs_a_in;vs_b_in_r<=vs_b_in;endalways@(posedgeclk_in)if(reset)begin{ready,cnt_en}<=2''''b;misalign<=0;endelsebeginif((vs_a_in==1''''b0)&&(vs_b_in==1''''b0)){ready,cnt_reset}<=2''''b;elsecnt_reset<=1''''b0;/*beginning*/if(vs_a_rising&&vs_b_rising)begi*align<=0;{ready,cnt_en}<=2''''b;endelseif((vs_a_rising>vs_b_in)||(vs_b_rising>vs_a_in)){ready,cnt_en}<=2''''b;/*ending*/if((cnt_en==1''''b1)&&(vs_a_rising||vs_b_rising))begin{ready,cnt_en}<=2''''b;misalign<=vs_a_rising?(-(cnt+1)):(cnt+1);endendalways@(posedgeclk_in)/*counter*/if((cnt_reset)||(reset))cnt<=0;elseif(cnt_en)cnt<=cnt+1;endmodule从两个对齐*流生成3D*一旦像素、行和帧数据都真正同步，FPGA可以将*数据转换成3D*流，如图所示。

图用于实现3D格式的简化架构输入数据由共用时钟读入存储器。同步时序分析仪检查输入的同步信号，并抽取*时序，包括水平前后沿长度、垂直前后沿、水平和垂直同步长度、水平有效行长、垂直有效行数和同步信号极化。将该信息与当前水平和垂直像素位置一起传给同步时序再发生器，这样可以生成经修改的时序，以便支持所需3D*结构。新生成的时序应延迟，以确保FIFO含有所需数据量。并排3D*对存储器要求最低的架构是并排格式，只需要一个两行缓冲器(FIFO)即可存储来自两个*源的行内容。并排格式的宽度应为原始输入模式的两倍。为此，应使用一个双倍时钟来为拥有双倍水平行长度的再生同步时序提供时钟。用于为后端提供时钟的双倍时钟将以双倍速率清空第一个FIFO和第二个FIFO，这样即可并排显示图像，如图所示。并排图像如图所示。

图使用简单的FPGA行缓冲器来并排合并两幅图像

图*时序下的并排p图像结论ADI公司的*和HDMI产品以及简单的后处理技术可以打造出真正的立体3D*，并为其传输提供条件。如本文所示，用简单的数字模块，无需使用昂贵的存储器，即可实现3D*。这种*可用于需要3D视觉的任何类型的*中，从简单的*机，到基于ADSP-BFDSP的可以*物体及其距离的专业*。推荐阅读：适合空间受限应用的最高功率密度、多轨电源解决方案输入引脚的过电应力保护消失的失调电压调整引脚电子可变电阻器——AD建立FETching分立式放大器的一些提示上一篇：适合空间受限应用的最高功率密度、多轨电源解决方案下一篇：CMOS放大器和JFET放大器的输入偏置电流特别推荐MP：电表PMIC界新来的“五好学生”氮化镓器件在D类音频功放中的应用及优势如何通过使用外部电路扩展低边电流检测并提高DRV的检测精度SiCMOSFET的设计挑战——如何平衡性能与可靠性集成式光学*如何满足床旁检测仪器的未来需求技术文章更多>>“解剖”便携式医疗设备，看看里面都有啥？如何满足各种环境下汽车USB充电端口要求？电感饱和与开关电源之间的密切关系，这篇文章讲透了！（下）使用UWB技术的卓越汽车中科融合刘欣：从MEMS微振镜芯片入手，全栈式解决3D机器视觉挑战

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