能否在 200 ns 内开启或关闭RF源? (ns能支持多大内存卡)
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图1.传统HPA脉冲漏极配置此配置的难点包括:✦大电流的切换要求从大容量电容到HPA漏极引脚的路径是一条低电感路径。✦关闭时,漏极电容保有电荷,需要额外的放电路径。这是通过额外的FETQ2来实现的,对控制电路的约束随之增加:Q1和Q2绝不能同时使能。✦很多情况下,串联FET是N沟道器件。这要求控制电路产生一个高于HPA漏极电压的电压才能开启。控制电路的设计方法已是众所周知且行之有效。然而,相控阵*不断期望集成封装并降低SWaP,因此希望消除上述难点。实际上,人们的愿望是完全消除漏极控制电路。推荐栅极脉冲电路栅极驱动电路的目标是将逻辑电平信号转换成合适的GaNHPA栅极控制信号。需要一个负电压来设置适当的偏置电流,以及一个更大的负电压来关闭器件。因此,电路应接受正逻辑电平输入并转换为两个负电压之间的脉冲。电路还需要克服栅极电容影响,提供急速上升时间,过冲应极小或没有。对栅极偏置设置的担忧是,偏置电压的小幅增加可能导致HPA电流的显著增加。这就增加了一个目标,即栅极控制电路应非常稳定,并有一个箝位器来防止受损。另一个问题是,设置所需漏极电流时,不同器件的最佳偏置电压有差异。这种差异使得人们更希望有*内可编程栅极偏置特性。图2所示电路达成了所述的全部目标。运算放大器U1使用反相单负电源配置。利用一个精密DAC设置运算放大器基准电压,以实现V+引脚上的增益。当逻辑输入为高电平时,运算放大器箝位到负供电轨。当输入为低电平时,运算放大器输出接近一个小的负值,该值由电阻值和DAC设置决定。反相配置是故意选择的,目的是当逻辑输入为低电平或接地时开启HPA,因为逻辑低电平的电压差异小于逻辑高电平。采用轨到轨运算放大器,它具有较大压摆率和足够的输出电流驱动能力,适合该应用。图2.推荐HPA栅极驱动电路元件值选择如下:◆R1和R2设置运放增益。◆DAC设置连同R3和R4决定运算放大器V+引脚的基准电压。C1和R3针对低通滤波器噪声而选择。◆R5和R6用于实现重要的箝位功能。这是因为运放的VCC引脚以地为基准,所以这是运放输出的最大值。R5和R6为–5V电源提供一个电阻分压器。◆R5的不利影响是由于栅极电容,它会减慢脉冲响应。这要通过增加C3来补偿,以实现陡峭的脉冲。◆C2的值较小,用以*运放输出脉冲上升沿的过冲。实测数据用于验证电路的测试设置如图3所示。对精密DAC、运算放大器和HPA使用评估板。一个脉冲发生器用于模拟1.8V逻辑信号。信号发生器连续工作,利用一个输入带宽高于RF频率的RF采样示波器测量HPA对RF信号的开启/关闭。图3.测试设置测试所用的元器件值参见表1。表1.所用元器件值实测开启时间如图4所示。时间标度为每格ns,RF信号的上升时间小于ns。对于测量从栅极脉冲开始到RF脉冲上升沿结束的时间的*,可以看到开启时间约为ns,这说明*分配1μs用于发射到接收转换会有相当可观的裕量。图4.实测HPA开启时间实测关闭时间如图5所示。时间标度同样是每格ns,下降时间明显快于上升时间,同样远小于ns,说明*分配1μs用于发射到接收转换会有相当可观的裕量。图5.实测HPA关闭时间布局考虑对一个代表性布局做了尺寸研究,如图6所示。栅极脉冲电路的运算放大器部分放置在通向HPA输入的RF路径附近。精密DAC未显示出来,假定其放置在控制部分中,为多个发射通道提供输入。布局研究表明,可将该电路添加到实际的低成本PWB实现方案中,发射RF电路所需的额外空间极小。图6.物理尺寸分配结语:本文提出了一种独特的栅极脉冲电路,并进行了HPA快速开/关评估。其特性包括:✔转换时间小于ns。✔兼容任何逻辑输入✔通过可编程偏置消除器件间差异✔提供箝位保护以设置最大栅极电压✔上升时间/过冲补偿✔尺寸支持高密度相控阵应用先进电子*集成度不断提高,要求缩小物理尺寸,因此可以想象,这种电路及其方法的其他变化,将开始在需要快速HPA转换时间的相控阵应用中激增。标签: ns能支持多大内存卡
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