原来IC是这样规划的，竟然90%的人都不知道！ (ic是啥)

导读：去年月份，全球三大EDA工具软件厂商巨头之一的MentorGraphics被西门子以亿美元现金方式收购，引起业内不少关心。今天，三大巨头之一的Cadence发布了业界首款已通过产品流片的第三代并行*平台Xcelium。然而，你是不是不知道EDA在IC规划中有多重要，你是不是对EDA行业及这三大EDA工具厂商还不够了解。看完以下内容你就明白了。　　■Cadence发布新*平台　　今天，Cadence公司发布了业界首款已通过产品流片的第三代并行*平台Xcelium。基于多核并行运算技术，Xcelium可以显著缩短片上*(SoC)面市时间。较Cadence上一代*平台，Xcelium单核版本性能平均可提升2倍，多核版本性能平均可提升5倍以上。CadenceXcelium*平台已经在移动、图像、服务器、消费电子、物联网(IoT)和汽车等多个领域的早期用户中得到了成功使用，并通过产品流片验证。　　Cadence是一个专门从事电子规划自动化（EDA）的软件公司，由SDASystems和ECAD两家公司于年兼并而成。是全球最大的电子规划技术(ElectronicDesignTechnologies)、程序方案服务和规划服务供应商。其搞定方案旨在提升和监控半导体、计算机*、网络工程和电信设备、消费电子产品以及其它各类型电子产品的规划。　　产品涵盖了电子规划的整个流程，包括*级规划，功能验证，IC综合及布局布线，模拟、混合信号及射频IC规划，全定制集成电路规划，IC物理验证，PCB规划和硬件*建模等。其总部位于美国加州圣何塞（SanJose），在全球各地设有销售办事处、规划及研究中心。年，Cadence被《财富》*评为“全球年度最适宜工作的家公司”。　　■什么是EDA工具？　　EDA是IC电子行业必备的规划工具软件，是IC产业链最上游的子行业。Cadence、Synopsys、MentorGraphics是EDA工具软件厂商全球三大巨头。去年月份，MentorGraphics被西门子以亿美元现金方式的收购。　　EDA工具是电子规划自动化（ElectronicDesignAutomation）的简称，是从计算机辅助规划（CAD）、计算机辅助制造（CAM）、计算机辅助测验（CAT）和计算机辅助工程（CAE）的概念发展而来的。利用EDA工具，工程师将芯片的电路规划、性能分析、规划出IC版图的整个过程交由计算机自动处理完成。　　由于上世纪六十七年代，集成电路的复杂程度相对偏低，这使得工程师可以依靠手工完成集成电路的规划、布线等工作。但随着集成电路越来越复杂，完全依赖手工越来越不切实际，工程师们只好开始尝试将规划过程自动化，在年卡弗尔.米德和琳.康维发表的*《超大规模集成电路*导论》提出了通过编程语言来进行芯片规划的新思想,加上集成电路逻辑*、功能验证的工具的日益成熟，使得工程师们可以规划出集成度更高且更加复杂的芯片。　　年，硬件描述语言Verilog问世，Verilog语言是现在最流行的高级抽象规划语言。年，VHDL在美国*的资助下问世。这些硬件描述语言的问世助推了集成电路规划水平的提升。随后，根据这些语言规范产生的各种**快速被推出，这使得规划人员可对规划的芯片进行直接*。随着技术的进步，规划项目可以在构建实际硬件电路之前进行*，芯片布线布局对人工规划的要求和出错率也不断降低。　　时至今日，尽管所用的语言和工具依旧不断在发展，但是通过编程语言来规划、验证电路预期行为，利用工具软件综合得到低抽象级物理规划的这种途径，依旧是数字集成电路规划的基础。一位从事处理器规划的工程师表示，“在没有EDA工具之前，搞电路要靠人手工，对于大规模集成电路有上亿晶体管的规划用手工简直是不可为的。可以说有了EDA工具，才有了超大规模集成电路规划的可能”。　　■听ARM和ST怎么说？　　Cadence公司发布业界首款已通过产品流片的第三代并行*平台Xcelium。ARM和ST都发表了自己的看法。　　“不论是ARM还是我们的合作伙伴，交付产品以达到客户预期的能力，不可避免的需要快速和严格的验证环节，”ARM公司技术服务产品部总经理HobsonBullman说，“Xcelium并行*平台对于基于ARM的SoC规划，在门级*获得4倍的性能提升，在RTL*获得5倍的性能提升。基于这些结果，我们期待Xcelium可以帮助我们更快和更可靠的交付最复杂SOC，”　　“针对智能汽车和工业物联网使用中复杂的nmFD-SO*oC和ASIC规划，快速和可扩展的*是满足严苛开发周期的关键!”意法半导体公司处理器团队经理FrancoisOswald说到，“我们运用CadenceXcelium并行*平台，在串行模式DFT*中得到8倍的速度提升，所以数字和混合信号SoC验证团队选择Xcelium作为标准的*搞定方案。”　　■Xcelium*平台具备哪些优势呢？　　多核*，优化运行时间，加快项目进度。第三代Xcelium*平台源于收购Rocketick公司带来的技术，是业内唯一正式发布的基于产品流片的并行*平台。利用Xcelium可显著缩短执行时间，在寄存器传输级(RTL)*可平均提速3倍，门级*可提升5倍，DFT*可提升倍，节约项目时间达数周至数月。　　使用广泛：Xcelium*平台支持多种最新规划风格和IEEE标准，使工程师无需重新编码即可提升性能。　　运用方便：Xcelium*平台的编译流程将规划与验证测验环境代码分配至最优引擎，并自动选取最优处理器内核数目，提升执行速度。　　采用多项专利技术提升生产力(申请中)：优化整个SoC验证时间的新技术包括：为达到快速验证收敛的SystemVerilogTestbench覆盖率和多核并行编译。　　“在规划开发高质量新产品时，验证通常是最耗费成本和时间的环节，”Cadence公司高级副总裁兼数字签核事业部和*验证事业部总经理AnirudhDevgan博士表示。“Xcelium*平台、JasperGoldApps、PalladiumZ1企业级*平台和ProtiumS1FPGA原型验证平台共同构成了市场上最强大的验证产品套件，帮助工程师加快规划创新的步伐。”　　全新Xcelium*平台是Cadence验证套件家族的新成员，继承Cadence的创新传统，并全面符合Cadence*规划实现(SDE)战略，该战略的宗旨是帮助*和半导体规划公司有效的开发更完整、更具竞争力的终端产品。该验证套件(CadenceVerificationSuite)包含最先进的核心引擎技术，采用多种验证架构技术及搞定方案，帮助客户优化规划质量，提升生产力，满足不一样使用和垂直领域的验证需要。　　Cadence同时发布ProtiumS1FPGA原型验证平台——Cadence验证产品家族的新成员，原型验证时间缩短最高达%。　

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　　●公司业务　　EDA公司业务相似，可以分为以下几块：1、Totalsolution。包括模拟，数字前端、后端、dft、signoff一整套工具。2、AdvancedIP/Library。例如DDR、PCIe、Flash等。3、Customersupportandtraining。　　●按照EDA工具来进行对比　　*模拟*与版图：CadenceVirtuoso平台现在运用最为广泛。　　*数字前端：RTL*--Synopsys的VCS。Mentor的Modelsim。综合SynopsysDesigncomplier占主导地位。Cadence也有相应产品Genus。　　*数字后端：Synopsys的ICC/ICC2与Cadence的EDI/Innovus业内运用最多。其中上一代工具ICC要比EDI有更多的客户群，而新一代的Innovus有赶超ICC2的趋势。Mentor的Olympus，运用客户很少。　　*DFT:BSCAN--Mentor的BSDArchit,Sysnopsy的BSDCompilerMB*T--Mentor的MB*TArchitect和TessentmbistATPG--Mentor的TestKompress和SynopsysTetraMAXScanchain--Synopsys的DFTcompiler　　*Signoff:Timing--SynopsysPT占主导地位。Cadencetempus也有一部分客户在用。Physical--MentorCalibre占主导地位。Synopsys的ICV，Cadence的PVS也有占小部分份额。　　最后总结：Cadence的优势在于模拟规划和数字后端。Synopsys的优势在于数字前端、数字后端和PTsignoff。Mentor的优势是Calibresignoff和DFT。　　国内员工福利Cadence国内主要在上海，北京。薪资属于业界中上，有5%的补充公积金。年假天，病假天。每年有两次左右的teambuilding，还有机会去美国总部培训。（每年还有5天志愿者假，可以去参加公司或者社会上的志愿者活动。）Synopsys应届生工资比Cadence稍高，有5%的补充公积金。应届毕业生年假天，应该是国内IC界年假最多的！Mentor国内人数较少。　　■全球三大EDA软件巨头眼里的芯片规划挑战　　Cadence认为：软件对半导体公司来说是个新挑战，因为他们传统只规划硬件，现在还要规划软件。为此，Cadence把新的EDA转型称作EDA。EDA希望帮助半导体公司搞定三个层次的问题：1,*实现，包括早期的软件开发，*级的验证和纠错;2,SoC(*芯片)实现，帮助客户去搞定SoC中像reware的问题等底层软件的开发，以及与器件相关的软件开发;3,芯片实现层次，主要搞定传统问题，包括低功耗等。　　尽管Cadence拥有从IC规划到PCB(印制电路板)、*规划一整套平台，但还需要整个产业的合作，诸如IP供应商、IP(知识产权)和规划服务公司、代工厂、与硬件相关的软件，这其中还包括了Cadence的EDA同行们。　　Mentor认为，当芯片规划规模越来越大、未来有望达到亿晶体管时，为了克服大规模IC的规划挑战，有四方面的重要技术。　　第一，硬件*技术(emulation)。是运用硬件的搞定方案来提升IC规划、验证的效率。这从逻辑学上看是非常有趣的一件事——用硬件来规划硬件，就像机器人自己在规划一个人一样。我们大幅度地运用硬件来提升整个验证的效能。　　第二，*规划。现在处理器核大量被运用在现在的SoC规划当中，像ARM核、MIPS核等等，通过软硬件协同*技术，可以大幅提升*规划的效率。首先对于这些处理器的指令集进行建模，之后我们就不需要让处理器在进行*级*时运用比较耗时的RTL*，我们可以对一些常用的商用处理器进行处理器的指令集建模。这样就可以大幅地提升规划效率：首先，我们提升了整个*级验证*的效能，其次，可以提早让软件进行开发，因为这等于我们可以直接在EDA平台上先把产品原型实现。这样软件可以提早在这个平台上进行开发。而且EDA平台可以提升侦错能力，这是传统硬件原型无法达到的。因为软硬件协同的功能可以让*时钟停下来，这时当软件有Bug时很容易去纠错，也能轻易知道到底是哪个处理器、哪条指令导致硬件和软件的问题。　　第三，物理规划与验证。Mentor的Calibre平台已经向自动布局布线流程和物理验证流程整合，这样可以大幅提升后面物理验证的速度。　　第四，ESA（嵌入式软件自动化）的机遇。从EDA规划及之后的流片/制造来看，事实上尽管晶体管数量越做越大，但芯片的制造和研究成本却没有大幅提升，反而是软件开发的成本在上升，例如iPhone定位器上有越来越多的使用程序。如何加快软件开发的速度，以及如何能够减少软件的开发成本?Mentor的ESA愿景是搞定这方面的问题。　　Synopsys指出，从国际上来看，规划挑战是：规划成本越来越高，而且最大的成本支出来自软件和认证，需要EDA供应商和代工厂一起来搞定。二是从芯片规划到*、验证再到流片，软件和验证的时间占了流程大一大半，需要着力提升效率。三是低功耗规划。中国*IC规划业面临着三个挑战：需要好的IP，上市时间更快，成本更低。　　有人担心IP用多了，fabless公司可能会沦为组装公司。IP年营业额2.5亿美元的Synopsys认为，实际上，整个*怎么去验证等也很重要，只有该项目的规划人员才知道这个芯片到底要实现什么样的功能，才可做好验证;另外，软硬件协同验证等方面也很复杂，因为现在整个*在一块芯片(SoC)上了。再有，这五年将发生一个变化：最近Conexant(科胜讯公司)推出的一款芯片有一百万行软件代码，但fabless规划该芯片大概没有一百万行的RTL(寄存器传送级)代码，所以芯片的软件比硬件更复杂。但这些芯片里的软件不是外面的使用软件公司所做，而是芯片厂商自己做的。　　■写在后面　　EDA是IC规划必需的、也是最重要的*。随着IC规划复杂度的提升，新工艺的发展，EDA行业有非常大的发展空间。EDA行业需要的人才主要是工具软件开发人才，工艺及器件背景的工程师、熟悉IC规划流程的工程师、数学专业人才、使用及技术支持人和销售类人才，就业面相对窄，但稳定性非常高。你对EDA行业了解多少呢？欢迎在评论区留言。