「技术文章」芯片里面有几千万的晶体管是怎么实现的？ (技术芯片)

1.当前处理器上的晶体管已经远远不是千万级别的概念，而是数个billion。　　2.现在最先进的制程工艺是Intel刚刚公布的nm工艺，FinPitch小于nm，可以说是技术上的一个飞跃了。关于所谓的nm，实际只能初略的反映工艺的一个技术节点，真正的沟道长度要比nm要长一些。　　3.关于nm之后的技术，现在理论预测的极限大概在3nm左右。出去开会的时候和一些工业界的大牛们有过一些学习，据说现在nm已经完成了大规模生产最初阶段的论证，而7nm也基本完成了实验室阶段的研究。感觉5nm，甚至是3nm只是时间上的问题。　　4.关于处理器的生产流程，实际只包含Intel的工艺是不完整的。现在技术上有两大阵营，一者是Intel为首的BulkSiFinFET技术，一者是IBM为首的SO*i技术，两者技术各有利弊。　　5.关于那么多晶体管是怎么弄上去的，实际最本质的还是光刻技术Photolithography,随着特征尺寸的缩小，光刻的重要性已经上升到无法上升的地步了，以至于出现了EUVExtremeultravioletlithography和MultiplepatterningMultiplepatterning等诸多逆天的技术，光这些技术都可以说上很多文字了。　　6.半导体产业毋庸置疑是近百年最为激动人心的领域，正是这无数的晶体管一代又一代的更新变革才有了近些年几乎*式的IT技术进步。　　7.之前很难想象那几十亿个晶体管能几乎完全一致并且整齐划一的工作而不出现任何错误，这本身就是一件非常amazing的事情，其实在那小小的处理器背后包含了无数人几十年的心血（Intel在美国的技术研究部门有一万多人，其中有多PhD，可想而知其中投入的人力物力之大），于是这个问题就不难理解了。之前因为科研需要拆过一个处理器。　　于是放两张照片和大家分享。

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　　这是一个Top-downView的SEM照片，可以非常清晰的看见处理器内部的层状结构，越往下线宽越窄，越靠近器件层。

　　这是处理器的截面视图，可以清晰的看到层状的处理器结构，由上到下有大约层，其中最下层为器件层，即是MOSFET晶体管。　　拆解的处理器是AMD的产品，AMD作为IBM阵营的公司，同Intel不一样，其采用的是SOI衬底技术。　　关于之前提到的Intelnm技术，在去年的国际电子器件会议上（IEDM），Intel公布了其的具体的技术细节，虽然还是有些语焉不详，但已经能够比较完整了解其中的一些工艺进展。

　　此为3DFinFET中的Fin结构，FinPitch（两个Fin之间的距离）为nm，这对于工艺上是很大的挑战了，同时对于提升集成度缩小成本具有非常重要的意义。

　　这是整个处理器某一区域的截面TEM图，很显著比我那个粗糙的SEM要清楚太多了。最下层同样是晶体管。

　　这张图上显示了Intel最新采用的AirGap技术，图中黑*域即是airgap。因为空气的K值近乎最低，此举有利于减小互联线之间的寄生电容，减小信号delay同时在IEDM上IBM也公布了SOI阵营的nm技术，相比Intel的技术，IBM要更加fancy和复杂，估计成本也要高不少。

　　和Intel的体硅（BulkSi）技术不一样，IBM采用的是绝缘体上硅（SOI）上的3D晶体管。　　关于7nm以后的technologynode，其实工业界也是莫衷一是，Wiki上认为5nm(5nanometer)将是Moore‘sLaw的尽头，但Intel也有大牛表示FinFET技术可以把Moore’sLaw推展至3nm（Moore'sLawDeadby,ExpertSays，7nm,5nm,3nm:ThenewmaterialsandtransistorsthatwilltakeustothelimitsofMoore’slaw）.　　关于提到的EUV（极紫外）光刻技术，其采用波长为.5nm的紫外光用于光刻，因为波长远小于当前运用的nm光源，因为光的衍射带来的精度问题将大大减小，但小波长意味着非常高的能量（正比于光波的频率，反比于波长），因此如何得到稳定、合适、大功率的光源是一个极难的问题，同时因为极小的波长，普通用于聚焦的透镜将无法运用，只能运用反射式透镜，这也是一个极难的问题。据说现在TSMC非常看好此项技术，已经入手好几台了，只是Intel依旧按兵不动，据说还要接着弄multiplepatterning。