一种多功能存储器芯片的测验系统硬件规划与实现 (一种多功能存储设备)
编辑:rootadmin
随着电子技术的飞速发展，存储器的种类日益繁多，每一种存储器都有其独有的*作时序，为了提升存储器芯片的测验效率，一种多功能存储器芯片的测验*应运而生。本文提出了一种多功能存储器芯片的测验*硬件规划与实现，对各种数据位宽的多种存储器芯片（SRAM、MRAM、NORFALSH、NANDFLASH、EEPROM等）进行了详细的结口电路规划（如何挂载到NIOSII的总线上），最终搞定了不同数据位宽的多种存储器的同平台测验搞定方案，并详细地规划了各结口的硬件实现方式。 引言 随着电子技术的飞速发展，存储器类芯片的品种越来越多，其*作方式完全不一样，因此要测验其中一类存储器类芯片就会有一种专用的存储器芯片测验仪。本文规划的多种存储器芯片测验*是能够对SRAM、NandFLASH、NorFLASH、MRAM、EEPROM等多种存储器芯片进行功能测验，而且每一类又可兼容8位、位、位、位等不同宽度的数据总线，如果针对每一种产品都单独规划一个测验平台，其测验*作的复杂程度是可想而知的。为达到简化测验步骤、减小测验的复杂度、提升测验效率、降低测验成本，特规划一种多功能的存储器类芯片测验*，实现在同一平台下完成所有上述存储器芯片的方便快捷地测验。 规划原理 此规划方案根据上述各种存储器独自的读写时序访问特点，通过FPGA的灵活编程特点，适当地调整NIOSII的外部总线时序，最终实现基于NIOSII的外部总线访问各种存储器读写时序的精确*作。如图2-1。通过FPGA自定义一个可以挂载所有存储器芯片的总线接口-ABUS，如表1。而且在同一个接口上能够自动识别各种接入的被测验存储器芯片，它们通过类别输入信号（CLAS）来区分,每一种存储器芯片对应一种独特的*作时序。下面是几种存储器芯片的接口连接方式及信号描述。其它的存储器芯片都可以用相似的接法挂载到ABUS总线上，最终完成测验。
8位SRAM与NIOSII连接 8位SRM模块与NIOSII通过ABUS（FPGA）连接，实现正确的时序读写*作。如图2-5。表5是信号连接说明。图ABUS与8位SRAM连接 表5，8位SRAM接口连接表 硬件电路规划 在测验NANDFLASH时，测验时间长达十个小时不等。在此为提升测验效率，增加测验速度，本规划采用两套完全一样且*的硬件*构成。可同时最多测验2片NANDFLASH器件。每一个硬件*由一个微处理器（NIOSII）加一个大容量FPGA及一个存储器测验扩展接口（即ABUS接口）三大模块构成。如图3-1。RS通信接口实现测验*与上位机的数据交换，完*机交互*作。电源*产生各种合适的电压，满足各芯片的电源供给。图硬件方块图 处理器模块电路 处理器模块电路由FPGA内嵌的NIOSII软核（处理器）、两路RS通信、一个FLASH芯和一个SRAM芯片组成。处理器是整个*的核心管理者，向下负责各种存储器芯片的读写测验，向上负责与上位机通信，实现人机交互。通信由其中一个RS电路完成，另一个RS电路用来实现*调试和软件固化。FLASH芯片用来存储程序代码及重要的数据。而SRAM芯片在处理器上电工作以后，通过处理器加载FLASH的程序，最终给处理器的程序代码提供快速的运行环境。 基于FPGA的ABUS接口模块 ABUS接口模块由FPGA芯片、配置FLASH及数据存储EEPROM芯片构成。ABUS要实现NIOSII的外部总线与多种存储器模块的接口对接，每一种特定的存储器有一个特定的时序逻辑，而每一种时序逻辑可以通过FPGA的硬件代码（IP核）来实现，具体的每一个存储器模块在测验时会给ABUS接口一个固定的类别信号CLAS，ABUS接口根据这个类别信号识别出各种SIP存储器模块，最终切换出正确的对应特定产品的时序逻辑，来完成NIOSII通过外部总线来对存储器芯片的读写测验。而配置FLASH实现FPGA在上电时硬件程序的加载工作及掉电数据保护。EEPROM用来存储一些重要的*参数。 SIP存储器测验扩展接口 存储器测验扩展接口在硬件上由两排双排座构成。一共是个管脚。ABUS接口与测验扩展接口相连接:个管脚与双向的数据或I/O线相连、8个管脚与8根信号输入控制线相连、个管脚与根片选信号输出线相连、5个管脚与5根类别输入信号相连、个管脚与根状态输入信号线相连、个管脚与根*线相连。其它的管脚可分配成电源和地线，以及信号指示等。 ABUS接口IP核的规划 每一种SIP存储器对应于一个特定的ABUS接口IP核，以实现正确的时序读写*作。这个IP核有一个统一的接口约定，都是由两个固定的接口构成，其中与NIOSII连接的是外部总线接口，其*作按照NIOSII的外部总线时序规范来实现，另一个接口就是上文提及的ABUS接口，在相应的CLAS信号有效的情况下，它负责把NIOSII的外部总线读写时序转换成对应存储器芯片的时序。IP核的工作就是完成这些读写*作的转换。表5是各种SIP存储器对应的类别信（CLAS）号输入值，在规划接口转接板时要按这个值设定，ABUS才会切换出正确的读写时序。 七位类别示别信号含义：T_XX_WW_CC,T为1表示高低测验测验，为0表示常温下的功能测验。XX表示存储器种类，WW表示总线宽度，CC表示容量种类。 表5各种SIP存储器对应的CLAS信号值 8位SRAM/MRAM/NORFLASH接口IP核规划 如图4-1，SRAM、MRAM和NORFLASH的接口*作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单地把相应的控制线和数据线相连就可以了，唯独只要规划一个片选寄存器，用来区分存储器芯片的个片选。每一个片选可以访问的空间为MByte。片选寄存器的*为（基址+0x0FFFFFFC）,基*设在NIOSII外部总线的最高*位。图位SRAM/MRAM/NORFLASH接口IP 位SRAM/MRAM/NORFLASH接口IP核规划 如图4-2，SRAM、MRAM和NORFLASH的接口*作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单的把相应的控制线和数据线相连就可以了，唯独只要规划一个片选寄存器，用来区分SIP的个片选。每一个片选可以访问的空间为MByte。片选寄存器的*为（基址+0x0FFFFFFC）,基*设在NIOSII外部总线的最高*位。图位SRAM/MRAM/NORFLASH接口IP 位SRAM/MRAM/NORFLASH接口IP核规划 如图4-3，SRAM、MRAM和NORFLASH的接口*作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单的把相应的控制线和数据线相连就可以了，唯独只要规划一个片选寄存器，用来区分SIP的个片选。每一个片选可以访问的空间为MByte。片选寄存器的*为（基址+0x0FFFFFFC）,基地睛设在NIOSII外部总线的最高*位。图位SRAM/MRAM/NORFLASH接口IP 位SRAM/MRAM/NORFLASH接口IP核规划 如图4-4，位的数据宽度有点特殊。在此我们把位的数据分成5个8位的区域，用8位宽度的总线去分别访问每一个区域。IP核中的位选寄存器就是用来完成切换8位数据总线到位总线的5个区域的其中一个。片选寄存器的*为（基址+0x0FFFFFFC）,位选寄存器的*为（基址+0x0FFFFFF8）。最大可以测验M×位×片的存储器SRAM/MRAM/NORFLASH模块。图位SRAM/MRAM/NORFLASH接口IP 8位NANDFLASH的ABUS接口IP规划 如图4-5，通过写片选寄存器来选中模块的个片选的其中一个。我们约定其*为（基址+0x0FFFFFFC）。读状态寄存器返回的是个NANDFLASH芯片的忙信号，其*为（基址+0x0FFFFFF8）。向*（基址+0x）写入数据就是对NANDFLASH数据寄存器的写*作。向*（基址+0x）单元读数据就是对NANDFLASH数据寄存器的读*作。向*（基址+0x）写入数据就是对NANDFLASH命令寄存器的写*作。向*（基址+0x）写入数据就是对NANDFLASH*寄存器的写*作。图位NANDFLASH的ABUS接口IP核规划图 位NANDFLASH的ABUS接口IP规划 位的NANDFLASH存储器芯片可以有多种组合方式,可以用多个位的NANDFLASH组合,也可以用多个8位的NANDFLASH组合。这里我们假设位的SIPNANDFLASH产品是由多个位的NANDFLASH组合而成，下面的IP核是根据它的结构来规划的。 如图4-6，通过写片选寄存器来选中模块的个片选的其中一个。我们约定其*为（基址+0x0FFFFFFC）。读状态寄存器返回的是个NANDFLASH芯片的忙信号，其*为（基址+0x0FFFFFF8）。向*（基址+0x）写入数据就是对NANDFLASH数据寄存器的写*作。向*（基址+0x）单元读数据就是对NANDFLASH数据寄存器的读*作。向*（基址+0x）写入数据就是对NANDFLASH命令寄存器的写*作。向*（基址+0x）写入数据就是对NANDFLASH*寄存器的写*作。图位NANDFLASH的ABUS接口IP核规划图 验证与总结 将写好的FPGA程序和调试的C代码写入FLASH后，掉电重配置FPGA，串口的输出能正常识别所有设置好的存储器芯片，并能够进行准确地读写功能测验。达到了规划目的。 本文介绍了一种低成本、简单、灵活的多种存储器芯片测验*的硬件规划，并采用FPGA、FLASH、SDRAM、RS电路等实现。采用这种方案，用户可根据市场需要，灵活的增加测验*功能，实现更多的存储器芯片测验。
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图NIOSII的总线挂载各类存储器芯片连接示意图 表1：ABUS接口信号说明表位NANDFLASH连接规划 如图2-2所示，位NANDFLASH与NIOSII通过ABUS(FPGA)桥接,把外部总线的时序完全转换成NANDFLASH的*作时序。位NANDFLASH芯片品由五个*的8位NANDFLASH芯片拼接构成。5个8位器件的外部IO口拼接成位的外部IO口，而各自的控制线（NCLE，NALE，NRE，NWE）连接在一起构成一组控制线（NCLE，NALE，NRE，NWE），片选相互*引出成NCS0-NCS9,忙信号*引出为R/B0-R/B9。 如表2，详述了位NANDFLASH与ABUS的连接关系。图ABUS与位NANDFLASH接口图 表2，位NANDFLASH接口连接表8位NANDFLASH与NIOSII连接 8位NANDFLASH是通过多片8位NANDFLSAH芯片叠加而成，每一个芯片的外部总线和控制线（NALE，CLE，NEW，NRE）进行复连。分别引出每一个芯片的片选和忙信号NCS0-NCS9、NRB0-NRB9。可以利用FPGA的逻辑来修改NIOSII的总线读写时序，来准确的*作大容量8位NANDFLASH存储器模块。实现NIOSII到ABUS，ABUS到8位NANDFLASH的连接。如图2-3所示。 表3，详述了8位NANDFLASH与ABUS的连接关系。图ABUS与8位大容量NANDFALSH连接 表3，8位NANDFLASH接口连接表位SRAM与NIOSII连接 位SRM模块与NIOSII通过ABUS连接，实现正确的时序读写*作。测验时，一次只测验8位，分5次完成所有空间的测验。如图2-4。表4是详细的信号连接说明。图ABUS与位SRAM连接 表4，位SRAM接口连接表8位SRAM与NIOSII连接 8位SRM模块与NIOSII通过ABUS（FPGA）连接，实现正确的时序读写*作。如图2-5。表5是信号连接说明。图ABUS与8位SRAM连接 表5，8位SRAM接口连接表 硬件电路规划 在测验NANDFLASH时，测验时间长达十个小时不等。在此为提升测验效率，增加测验速度，本规划采用两套完全一样且*的硬件*构成。可同时最多测验2片NANDFLASH器件。每一个硬件*由一个微处理器（NIOSII）加一个大容量FPGA及一个存储器测验扩展接口（即ABUS接口）三大模块构成。如图3-1。RS通信接口实现测验*与上位机的数据交换，完*机交互*作。电源*产生各种合适的电压，满足各芯片的电源供给。图硬件方块图 处理器模块电路 处理器模块电路由FPGA内嵌的NIOSII软核（处理器）、两路RS通信、一个FLASH芯和一个SRAM芯片组成。处理器是整个*的核心管理者，向下负责各种存储器芯片的读写测验，向上负责与上位机通信，实现人机交互。通信由其中一个RS电路完成，另一个RS电路用来实现*调试和软件固化。FLASH芯片用来存储程序代码及重要的数据。而SRAM芯片在处理器上电工作以后，通过处理器加载FLASH的程序，最终给处理器的程序代码提供快速的运行环境。 基于FPGA的ABUS接口模块 ABUS接口模块由FPGA芯片、配置FLASH及数据存储EEPROM芯片构成。ABUS要实现NIOSII的外部总线与多种存储器模块的接口对接，每一种特定的存储器有一个特定的时序逻辑，而每一种时序逻辑可以通过FPGA的硬件代码（IP核）来实现，具体的每一个存储器模块在测验时会给ABUS接口一个固定的类别信号CLAS，ABUS接口根据这个类别信号识别出各种SIP存储器模块，最终切换出正确的对应特定产品的时序逻辑，来完成NIOSII通过外部总线来对存储器芯片的读写测验。而配置FLASH实现FPGA在上电时硬件程序的加载工作及掉电数据保护。EEPROM用来存储一些重要的*参数。 SIP存储器测验扩展接口 存储器测验扩展接口在硬件上由两排双排座构成。一共是个管脚。ABUS接口与测验扩展接口相连接:个管脚与双向的数据或I/O线相连、8个管脚与8根信号输入控制线相连、个管脚与根片选信号输出线相连、5个管脚与5根类别输入信号相连、个管脚与根状态输入信号线相连、个管脚与根*线相连。其它的管脚可分配成电源和地线，以及信号指示等。 ABUS接口IP核的规划 每一种SIP存储器对应于一个特定的ABUS接口IP核，以实现正确的时序读写*作。这个IP核有一个统一的接口约定，都是由两个固定的接口构成，其中与NIOSII连接的是外部总线接口，其*作按照NIOSII的外部总线时序规范来实现，另一个接口就是上文提及的ABUS接口，在相应的CLAS信号有效的情况下，它负责把NIOSII的外部总线读写时序转换成对应存储器芯片的时序。IP核的工作就是完成这些读写*作的转换。表5是各种SIP存储器对应的类别信（CLAS）号输入值，在规划接口转接板时要按这个值设定，ABUS才会切换出正确的读写时序。 七位类别示别信号含义：T_XX_WW_CC,T为1表示高低测验测验，为0表示常温下的功能测验。XX表示存储器种类，WW表示总线宽度，CC表示容量种类。 表5各种SIP存储器对应的CLAS信号值 8位SRAM/MRAM/NORFLASH接口IP核规划 如图4-1，SRAM、MRAM和NORFLASH的接口*作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单地把相应的控制线和数据线相连就可以了，唯独只要规划一个片选寄存器，用来区分存储器芯片的个片选。每一个片选可以访问的空间为MByte。片选寄存器的*为（基址+0x0FFFFFFC）,基*设在NIOSII外部总线的最高*位。图位SRAM/MRAM/NORFLASH接口IP 位SRAM/MRAM/NORFLASH接口IP核规划 如图4-2，SRAM、MRAM和NORFLASH的接口*作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单的把相应的控制线和数据线相连就可以了，唯独只要规划一个片选寄存器，用来区分SIP的个片选。每一个片选可以访问的空间为MByte。片选寄存器的*为（基址+0x0FFFFFFC）,基*设在NIOSII外部总线的最高*位。图位SRAM/MRAM/NORFLASH接口IP 位SRAM/MRAM/NORFLASH接口IP核规划 如图4-3，SRAM、MRAM和NORFLASH的接口*作基本一致，NIOSII的总线时序完全满足。故在FPGA内部只要简单的把相应的控制线和数据线相连就可以了，唯独只要规划一个片选寄存器，用来区分SIP的个片选。每一个片选可以访问的空间为MByte。片选寄存器的*为（基址+0x0FFFFFFC）,基地睛设在NIOSII外部总线的最高*位。图位SRAM/MRAM/NORFLASH接口IP 位SRAM/MRAM/NORFLASH接口IP核规划 如图4-4，位的数据宽度有点特殊。在此我们把位的数据分成5个8位的区域，用8位宽度的总线去分别访问每一个区域。IP核中的位选寄存器就是用来完成切换8位数据总线到位总线的5个区域的其中一个。片选寄存器的*为（基址+0x0FFFFFFC）,位选寄存器的*为（基址+0x0FFFFFF8）。最大可以测验M×位×片的存储器SRAM/MRAM/NORFLASH模块。图位SRAM/MRAM/NORFLASH接口IP 8位NANDFLASH的ABUS接口IP规划 如图4-5，通过写片选寄存器来选中模块的个片选的其中一个。我们约定其*为（基址+0x0FFFFFFC）。读状态寄存器返回的是个NANDFLASH芯片的忙信号，其*为（基址+0x0FFFFFF8）。向*（基址+0x）写入数据就是对NANDFLASH数据寄存器的写*作。向*（基址+0x）单元读数据就是对NANDFLASH数据寄存器的读*作。向*（基址+0x）写入数据就是对NANDFLASH命令寄存器的写*作。向*（基址+0x）写入数据就是对NANDFLASH*寄存器的写*作。图位NANDFLASH的ABUS接口IP核规划图 位NANDFLASH的ABUS接口IP规划 位的NANDFLASH存储器芯片可以有多种组合方式,可以用多个位的NANDFLASH组合,也可以用多个8位的NANDFLASH组合。这里我们假设位的SIPNANDFLASH产品是由多个位的NANDFLASH组合而成，下面的IP核是根据它的结构来规划的。 如图4-6，通过写片选寄存器来选中模块的个片选的其中一个。我们约定其*为（基址+0x0FFFFFFC）。读状态寄存器返回的是个NANDFLASH芯片的忙信号，其*为（基址+0x0FFFFFF8）。向*（基址+0x）写入数据就是对NANDFLASH数据寄存器的写*作。向*（基址+0x）单元读数据就是对NANDFLASH数据寄存器的读*作。向*（基址+0x）写入数据就是对NANDFLASH命令寄存器的写*作。向*（基址+0x）写入数据就是对NANDFLASH*寄存器的写*作。图位NANDFLASH的ABUS接口IP核规划图 验证与总结 将写好的FPGA程序和调试的C代码写入FLASH后，掉电重配置FPGA，串口的输出能正常识别所有设置好的存储器芯片，并能够进行准确地读写功能测验。达到了规划目的。 本文介绍了一种低成本、简单、灵活的多种存储器芯片测验*的硬件规划，并采用FPGA、FLASH、SDRAM、RS电路等实现。采用这种方案，用户可根据市场需要，灵活的增加测验*功能，实现更多的存储器芯片测验。 
