使用隔离式栅极驱动器的设计指南（三）：设计要点和PCB布局指南 (隔离式栅极驱动)

{本文由家电维修技术小编收集整理资料}本设计指南分为三部分，将讲解如何为电力电子应用中的功率开关器件选用合适的隔离栅极驱动器，并介绍实战经验。上两期分别讲解了隔离式栅极驱动器的介绍与选型指南以及使用安森美(onsemi)隔离式栅极驱动器的电源、滤波设计与死区时间控制，本文为第三部分，将为大家带来设计中的要点和PCB布局指南。设计驱动器VCC时，关于上电延迟有哪些注意事项？对于所使用的驱动器，要设计一个高能效且快速的电路，启动时间是一个重要因素。因此，启动时间必须要短。但是，启动时间受上电延迟的*，上电延迟是指驱动器使能到首次栅极输出的时间。同许多电路一样，所用驱动器的最小上电延迟可以在数据表中找到，它用tVPORtoOUT来表示。例如，安森美的隔离式栅极驱动器的VCC上电延迟时间典型值为μs。建议在驱动输入信号之前留一些裕量，以确保驱动器VCC偏置电源完全激活。特别是对于NCP和NCP，建议VCC上电延迟时间留有适当的裕量。例如，在任何VCCPOR之后的初始启动期间，VCC上电时间至少需要μs或以上，如图(B)所示。如果VCCX上电斜坡使得VCCX上升时间小于tVPORtoOUT，并且INx引脚上有PWM信号，那么在VCC达到实际UVLO阈值之前，只要VCCX电源电压超过预设UVLO阈值（例如VCC=6V），输出就会开始切换，然后停止，直至达到UVLO电平，实验结果如图1所示。

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图1.VCC上电时间小于tVPORtoOUT时的波形

图2.VCC上电延迟时间NCP提供了修改VCC上电延迟时间的控制方法来解决图中显示的问题。在栅极驱动器准备好提供适当的输出状态之前，从VCC上电复位（POR）阈值到输出有一个上电延迟时间，表示为tVPORtoOUT（例如典型值μs）

图3.VCC上电延迟时间新概念在VCC初始启动时，如果VCC上电时间小于tVPORtoOUT，那么在上电延迟时间之后，输出就会开启，如图4所示。但是，在VCC初始启动时，如果VCC上电时间大于tVPORtoOUT，那么当VCC电源电压大于UVLO正阈值电压时，输出开启，如图4所示。

图4.VCC上电时间波形共模瞬变抗扰度(CMTI)测试图5显示了CMTI测试配置的简化示意图。

图5.CMTI测试简化设置CMTI水平是能够保持正确输出的最大可持续共模电压摆率。CMTI适用于上升和下降共模电压边沿。CMTI通过GND与VSSA和VSSB之间连接的瞬变发生器来测试。例如，有些隔离式栅极驱动器的共模瞬变抗扰度很差。图6(a)显示了一个测试结果，输出状态在下降dV/dt斜坡中从高电平变为低电平。然而，安森美的大多数隔离式栅极驱动器具有高达kV/μs的共模瞬变抗扰度，如图6(b)所示。

图6.CMTI测试波形输出负载特性隔离式栅极驱动器输出信号取决于输出负载（通常是N沟道MOSFET）的特性。驱动器输出对于N沟道MOSFET负载的响应可以模拟为开关输出电阻(RSW)、印刷电路板走线的电感(LTRACE)、串联栅极电阻(RGATE)和栅源电容(CGS)，如图7所示。

图7.MOSFET栅极驱动的RLC模型RSW为内部隔离式栅极驱动器输出的开关电阻，约为1.4Ω。RGATE为MOSFET的固有栅极电阻加任何外部串联电阻。LTRACE为印刷电路板走线的电感，其典型值为5nH，或者若采用精心布局，从隔离式栅极驱动器输出端到MOSFET栅极具有短而宽的连接时，这个值会更小。以下公式定义了RLC电路的质量因数Q，其表示栅极驱动器输出端如何响应阶跃变化。对于高阻尼输出而言，Q小于1。添加串联栅极电阻会抑制输出响应。

图8(A)中的隔离式栅极驱动器输出波形显示输出有少量振铃，测试条件为：CGS为2nF，RSW为1.4Ω，RGATE为0，使用V输出电源。通过添加串联栅极电阻可以减少输出振铃，从而抑制响应。例如，建议添加一个大约2Ω至5Ω的串联栅极电阻，使用2nFCGS和5Ω串联电阻时的输出波形如图8(B)所示。

图8.2nF负载电容的输出波形栅极驱动器功率损耗考量●估算栅极驱动器功率损耗隔离式栅极驱动器给定通道的电源电流是电源电压、开关频率和输出负载的函数。通常，栅极驱动总功率损耗PGDRV包括静态功率损耗PGDQ和动态功率损耗PGDSW。自举二极管损耗未包含在总损耗PGDRV中，本部分不予讨论。第一个分量是静态功率损耗PGDQ，当以开关频率工作时，它包括驱动器上的静态功率损耗和驱动器本身的功耗。PGDQ是在给定的VDD、VCCA/VCCB、开关频率和环境温度下于试验台上测得，OUTA和OUTB不连接负载。

其中：IDD和ICC是在电源电压（VDD和VCC）和目标开关频率下测得的电流。第二个分量是在有负载电容情况下的动态运行损耗PGDSW，驱动器在每个开关周期中为负载充电和放电。例如，MOSFET的栅极可以近似*为容性负载。由于米勒电容CGD及其他非线性因素影响，对所驱动负载的近似保守估计通常是将给定MOSFET的标称输入电容C*S乘以5倍。

其中：CEST=Ciss×5。fSW为开关频率。另外，使用栅极电荷可获得更精确的P值。

其中：QG为开关器件的总栅极电荷，fSW为开关频率。因此，可以计算栅极驱动总功率损耗PGDRV：

本例中，VDD=5V，VCC=V，QG=nC。当INA和INB从0V切换到5V且开关频率为kHz时，每个电源上测得的电流为：IDD=6.5mA，ICCA=ICCB=2.7mA。因此，总功率损耗PGDRV可以计算如下：

隔离式栅极驱动器输出级的损耗PGDO是PGDSW的一部分。如果栅极驱动器外部电阻为0，并且所有栅极驱动器损耗都消耗在隔离式栅极驱动器内部，那么PGDO等于PGDSW。如果存在外部导通和关断电阻，则栅极驱动器开关的内部导通电阻和外部栅极电阻（RON和ROFF）共同产生此功耗。利用内部栅极电阻与总串联电阻的比值，可以计算隔离式栅极驱动芯片内每个通道的损耗。

因此，栅极驱动器的总功耗PGDRV为：

估算结温芯片内部的功耗乘以RθJA，便可估算隔离式栅极驱动器结温比室温高出多少度：

其中：RθJA为结至空气热阻，可从数据表中的热信息表获得。TC为隔离式栅极驱动IC的外壳顶部温度，使用热电偶或其他仪器测量。ΨJT为结至顶部特性参数，可从数据表中的热信息表获得。为使器件不超出额定温度范围，TJ不得超过℃。PCB布局指南隔离式栅极驱动器的逻辑接口不需要外部接口电路。输入和输出电源引脚需要电源旁路电容，如图9所示。尤其是输出电源引脚上的旁路电容必须避免使用过孔，或者必须使用多个过孔来降低旁路电感值。VDD和VCCA（或VCCB）的电源旁路电容需要布置在尽可能靠近电源引脚的地方。

图9.推荐的电源旁路电容布局为了改善设计的开关特性和效率，开始PCB布局之前应考虑以下事项。●元件放置输入/输出走线应尽可能短。最大限度地降低寄生电感和电容对布局的影响。（为保持较低的信号路径电感，应避免使用过孔。）VDD和VCCA（或VCCB）的电源旁路电容以及栅极电阻需要布置在尽可能靠近栅极驱动器的地方。栅极驱动器应尽可能靠近开关器件，以降低走线电感并避免输出振铃。●接地考量在高速信号层下方应有一个实心接地平面。VSSA和VSSB引脚旁边应有一个实心接地平面，并为VSSA和VSSB使用多个过孔，以降低寄生电感并使输出信号上的振铃最小。●高压(V*O)考量为确保初级侧和次级侧之间的隔离性能良好，对于窄体封装和宽体封装，驱动器件下方不应布置任何PCB走线或铜，如图和图所示。建议提供PCB切口以防止污染，避免损害隔离式栅极驱动器的隔离性能。

图.推荐的窄体封装PCB布局

图.推荐的宽体封装PCB布局