使用隔离式栅极驱动器的设计指南（二）：电源、滤波设计与死区时间 (隔离式栅极驱动器)

{本文由家电维修技术小编收集整理资料}本设计指南分为三部分，将讲解如何为电力电子应用中的功率开关器件选用合适的隔离栅极驱动器，并介绍实战经验。上次为大家梳理了隔离式栅极驱动器的介绍和选型指南，本文为第二部分，将带大家全面了解使用安森美(onsemi)隔离式栅极驱动器的电源、滤波设计以及死区时间控制。电源建议以下是使用隔离式栅极驱动器电源时应注意的一些建议。VDD和VCC的旁路电容对于实现可靠的隔离式栅极驱动器性能至关重要。建议选择具有适当电压额定值、温度系数和电容容差的低ESR和低ESL表面贴装多层陶瓷电容(MLCC)。栅极驱动器的输出偏置电源引脚需要旁路电容，其值至少应为开关器件栅极电容的倍，并且不小于nF；此电容应位于尽可能靠近该器件的地方，以用于解耦。建议使用2个电容：一个nF陶瓷表面贴装电容和一个并联的几微法电容，如图1所示。同样，输入侧的VDD和GND引脚之间也应放置一个旁路电容。考虑到输入侧的逻辑电路会消耗少量电流，此旁路电容的最小建议值为nF。

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图1.电源示意图使用隔离式栅极驱动器时的输入滤波设计为了获得良好的信号质量和抗扰度，可以在微*和栅极驱动器输入之间放置一个输入滤波器RC网络，如图2所示。电力电子应用中经常使用的滤波方法有两种：●控制输入端的RC滤波器；●具有较短延迟时间的RC滤波器与栅极驱动器本身集成的精密滤波器的组合。RC值将取决于*要求的输入频率范围、占空比和时间延迟。●由最大pF电容和最多Ω电阻构成的小容性滤波器可抑制驱动器输入端的高频噪声。滤波器电容抑制共模噪声。●滤波器电阻有助于保护*。串联电阻会*接地反弹期间流入流出*的电流，减弱栅极驱动线的寄生电感（它可能导致振铃），并有助于抑制任何由长输入走线吸收的EMI。●此RC滤波器需要放在尽可能靠近栅极驱动器引脚引线的地方。高压输出电路的共模瞬变噪声可能会干扰低压输入侧。数字控制输入应使用低阻抗信号源以防止出现毛刺或造成意外开关。

图2.用于输入信号的RC网络示例其他输入引脚（如ANB、DT和ENA/D*）也需要适当滤波，以使*稳健。由于功率级瞬变电压和电流的电磁干扰(EMI)，输入滤波不当可能导致各种*影响。例如，图3显示了ANB引脚浮空时的工作波形，上方图片没有滤波，下方图片则使用了适当滤波。如实验结果所示，在没有旁路电容的情况下观察到噪声信号，而当靠近此引脚使用1nF以上的旁路电容时，噪声信号消失。输入信号引脚的阻抗通常为kΩ；禁用(D*ABLE)时，ANB和ENA/D*引脚被拉到GND引脚，如图4所示。但使能(ENABLE)时，ENA/D*引脚被拉到VDD引脚，如图5(B)所示。

图3.元件滤波对ANB引脚的影响驱动器引脚的噪声可能会耦合到输入引脚（ANB和ENA/D*）上，导致驱动器对瞬变作出反应，而不是对输入PWM信号作出响应。这可能会造成驱动器输入和输出出现*行为，并且可能会降低*性能。此外，如果驱动器的ANB和ENA/D*引脚之间的距离较长，那么需要更加注意驱动器的布局和滤波，以避免这种*行为。

图4.AND示例，ENA/D*引脚浮空如果需要ENA/D*D*ABLE和ANB功能，应使用约1nF的低ESR/ESL电容，以改善整体*性能。以下总结了ENA/D*和ANB引脚浮空时的注意事项。ENA/D*引脚：如果不使用ENA/D*引脚，应将其直连VDD或GND引脚以分别实现ENABLE或D*ABLE功能。当使用ENA/D*引脚提供ENABLE或D*ABLE功能时，如果无法将ENA/D*引脚连接到VDD或GND，那么建议将数十kΩ（如kΩ~kΩ）的外部上拉或下拉电阻连接到VDD或GND引脚，以实现更好的抗扰度，分别如图5(B)和(C)所示。当使用*驱动几英寸或更长距离外的ENA/D*引脚时，需要将低ESR/ESL的1nF电容放置在引脚附近。在需要快速禁用响应时间的情况下，应使*更靠近驱动器，使用高驱动强度输出，并最大程度地减少栅极驱动环路中的杂散电感。ANB引脚：如果不使用ANB引脚，应将其直连GND引脚，或使用1nF电容。如果无法将ANB引脚连接到GND，那么建议使用数十kΩ（如kΩ~kΩ）的外部下拉电阻，以防止外部干扰导致ANB功能意外激活（尽管其内部有3.3μs滤波器），如图5(A)所示。

图5.ANB、ENA/D*引脚适当滤波的示例可编程死区时间控制只要两个外部输入信号的死区时间（INA和INB信号之间）比内部设置的死区时间（DT1和DT2）短，*就会自动*死区时间。否则，如果外部输入信号死区时间大于内部死区时间，则栅极驱动器不会修改死区时间。内部死区时间定义如图6所示。

图6.内部死区时间定义图7显示了输入信号同时施加时内部死区时间和防止击穿的定义。

图7.内部死区时间定义在模式A下，当DT引脚开路时，最小死区时间(tDTMIN)典型值为ns，不允许驱动器两个输出（OUTA和OUTB）之间交叉导通。在模式B下，当DT引脚电阻在1k和k之间时，外部电阻(RDT)控制死区时间。当激活死区时间(DT)控制模式时，不允许重叠。两路输出之间的死区时间(DT)根据下式设置：DT（单位为ns）=×RDT（单位为kΩ）。在模式C下，当DT引脚被拉至VDD时，允许两个输出重叠，如图8所示。

图8.死区时间模式控制的时序图死区时间(DT)引脚浮空当DT引脚浮空时，建议将DT引脚直连GND引脚，或使用2.2nF电容，分别如图9的中间和下方图形所示。

图9.ANB、ENA/D*引脚适当滤波的示例如图所示，当DT引脚浮空时，最小死区时间(tDTMIN)典型值为ns，不允许驱动器两个输出（OUTA和OUTB）之间交叉导通。

图.DT引脚浮空时的实验波形可编程死区时间(DT)如果通过死区时间控制电阻对死区时间进行编程，应并联放置一个值大于2.2nF的电容，以提高快速开关瞬变期间的抗扰度，如图所示。当DT引脚电阻在1kΩ和kΩ之间时，外部电阻(RDT)控制死区时间。图显示了DT引脚具有kΩ电阻时的实验结果。

图.死区时间引脚适当滤波的示例

图.DT引脚具有kΩ电阻时的实验波形无死区时间以允许交叉导通如果无需死区时间，应将死区时间引脚连接到VDD以停用DT电路，如图所示，实验结果如图所示。

图.将DT引脚连接到VDD引脚以停用DT电路的示例

图.DT引脚短接VDD时的实验波形死区时间(DT)引脚浮空时的考量死区时间控制功能根据DT引脚电压提供三种工作模式。当DT引脚浮空时，在浪涌测试期间（如雷击浪涌）DT引脚上可能有异常噪声。尽管DT引脚内部对于开路和短路检测分别有3μs和2μs的滤波时间，但如果DT引脚电压受噪声信号影响而超过额定电压电平，死区时间控制模式仍会变为模式C，因为死区时间控制模式变更取决于DT引脚电压。例如，如果DT引脚电压低于0.9×VDD，则当DT引脚浮空时，死区时间具有最小值（典型值ns），DT引脚的稳态电压约为0.8V。如果噪声导致DT引脚电压超过0.9×VDD且持续3μs以上，死区时间控制模式会被禁用，这意味着两个通道之间没有死区时间，如图所示。

图.DT引脚浮空时的异常波形因此，建议为RDT增加一个2.2nF或以上的陶瓷电容(CDT)，并使其靠近芯片，以实现更好的抗扰度和两个通道之间更好的死区时间匹配，如图所示。主要考量是通过RDT的电流用于设置死区时间，此电流随着RDT值的增大而减小。

图.死区时间的更详细框图测试结果显示，对于5V情况的VDD，当DT引脚浮空且外部施加的电压低于0.9×VDD时，死区时间控制模式不变，即仍为模式A，如图所示。

图.DT引脚浮空且外部施加的电压低于0.9×VDD时的实验波形但是，对于5V情况的VDD，当DT引脚浮空且外部施加的电压高于0.9×VDD并持续3μs以上时，死区时间模式从模式A变为模式C，例如图中的情况B所示。如情况A所示，针对DT引脚开路检测，其内部有3μs滤波时间，因此死区时间控制模式并未改变，防止击穿功能仍在运行。

图.DT引脚浮空且外部施加的电压高于0.9×VDD时的实验波形