SiC MOSFET的设计挑战——如何平衡性能与可靠性 (sic mosfet应用)

{本文由家电维修技术小编收集整理资料}碳化硅（SiC）的性能潜力是毋庸置疑的，但设计者必须掌握一个关键的挑战：确定哪种设计方法能够在其应用中取得最大的成功。先进的器件设计都会非常关注导通电阻，将其作为特定技术的主要基准参数。然而，工程师们必须在主要性能指标（如电阻和开关损耗），与实际应用需考虑的其他因素（如足够的可靠性）之间找到适当的平衡。优秀的器件应该允许一定的设计*度，以便在不对工艺和版图进行重大改变的情况下适应各种工况的需要。然而，关键的性能指标仍然是尽可能低的比电阻，并结合其他重要的参数。图1显示了我们认为必不可少的几个标准，或许还可以增加更多。

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图1：SiCMOSFET的鲁棒性和制造稳定性（右）必须与性能参数（左）相平衡元件在其目标应用的工作条件下的可靠性是最重要的验收标准之一。与已有的硅(Si)器件的主要区别是：SiC元件在更强的内部电场下工作。因此，设计者应该非常谨慎地分析相关机制。硅和碳化硅器件的共同点是，元件的总电阻是由从漏极和源极的一系列电阻的串联定义的。这包括靠近接触孔的高掺杂区域电阻、沟道电阻、JFET（结型场效应晶体管）区域的电阻以及漂移区电阻（见图2）。请注意，在高压硅MOSFET（金属氧化物半导体场效应晶体管）中，漂移区阻显然在总电阻中占主导地位。而在碳化硅器件中，工程师可以使用具有更高电导率的漂移区，从而降低漂移区电阻的总比重。

图2：平面DMOSSiCMOSFET(左)和垂直沟槽TMOSSiCMOSFET的剖面图，以及与电阻有关的贡献的相应位置设计者必须考虑到，MOSFET的关键部分——碳化硅外延与栅极氧化层（二氧化硅）之间的界面，与硅相比有以下差异：SiC的单位面积的表面态密度比Si高，导致Si-和C-悬挂键的密度更高。靠近界面的栅极氧化层中的*可能在带隙内出现，并成为电子的陷阱。热生长氧化物的厚度在很大程度上取决于晶面。与硅器件相比，SiC器件在阻断模式下的漏极诱导电场要高得多（MV而不是kV）。这就需要采取措施*栅极氧化物中的电场，以保持氧化物在阻断阶段的可靠性。另见图3：对于TMOS（沟槽MOSFET），薄弱点是沟槽拐角，而对于DMOS（双扩散金属氧化物半导体），薄弱点是元胞的中心。与Si器件相比，SiCMOS结构在给定的电场下显示出更高的隧穿电流，因为势垒高度较低。因此，工程师必须*界面上SiC一侧的电场。上面提到的界面*导致了非常低的沟道迁移率。因此，沟道对总导通电阻的贡献很大。所以，SiC相对于硅，因为非常低的漂移区电阻而获得的优势，被较高的沟道电阻削弱。控制栅氧化层的电场强度一个常用的降低沟道电阻的方法，是在导通状态下增加施加在栅氧化层上的电场——或者通过更高的栅源(VGS(on))偏压进行导通，或者使用相当薄的栅极氧化层。所应用的电场超过了通常用于硅基MOSFET器件的数值(4至5MV/cm，而硅中最大为3MV/cm)。在导通状态下，处于这种高电场的栅氧化层有可能加速老化，并*了筛选外在氧化物*的能力[1]。

图3左图：平面MOSFET（半元胞）的典型结构。它显示了与氧化物场应力有关的两个敏感区域。右图：沟槽式MOSFET(半元胞)的典型结构。这里的关键问题是沟槽边角的氧化层应力。基于这些考虑，很明显，SiC中的平面MOSFET器件实际上有两个与氧化物场应力有关的敏感区域，如图3的左边部分所示。首先，在反向阻断模式下，漂移区和栅极氧化物界面存在高电场应力。其次，栅极和源极之间的重叠部分在导通状态下有应力。在导通状态下的高电场被认为是更危险的，因为只要保证导通时的性能，就没有器件设计措施可以减少导通状态下的电场应力。我们的总体目标是在尽量减小SiC的RDS(on)的同时，保证栅极氧化层安全可靠。因此，我们决定放弃DMOS技术，从一开始就专注于沟槽型器件。从具有高*密度的晶面转向其他更有利的晶面方向，可以在低栅氧化层场强下实现低通道电阻。我们开发了CoolSiC™MOSFET元胞设计，以*通态和断态时栅极氧化物中的电场（见图4）。同时，它为V级别提供了一个有吸引力的比导通电阻，即使在大规模生产中也能以稳定和可重复的方式实现。低导通电阻使得VGS(on)电压可以使用低至V的偏压，同时有足够高的栅源-阈值电压，通常为4.5V。这些数值是SiC晶体管领域的基准。该设计的特点包括通过自对准工艺将沟道定位在一个单一的晶面。这确保了最高的沟道迁移率，并缩小了阈值电压分布范围。另一个特点是深p型与实际的MOS沟槽在中心相交，以便允许窄的p+到p+间距尺寸，从而有效地*沟槽氧化层拐角。总之，我们可以说，应用于我们的CoolSiC™器件的设计理念不仅提供了良好的导通电阻，而且还为大规模生产提供了可靠的制造工艺。

图4：CoolSiC™MOSFET元胞结构剖面图来源：英飞凌，赵佳